| 芯片未来，靠什么？ |
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| 阅读：1425 次 日期：2023/10/12 |
| 导语：由于芯片公司无法通过在二维上缩小芯片功能来继续增加晶体管密度，因此他们通过将芯片堆叠在一起进入了三维。现在他们正致力于在这些芯片中构建晶体管。接下来，他们很可能会通过使用二硫化钼等2D 半导体设计 3D 电路，进一步进入三维领域 |
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由于芯片公司无法通过在二维上缩小芯片功能来继续增加晶体管密度，因此他们通过将芯片堆叠在一起进入了三维。现在他们正致力于在这些芯片中构建晶体管。接下来，他们很可能会通过使用二硫化钼等2D 半导体设计 3D 电路，进一步进入三维领域。
所有这些技术都可能服务于机器学习，这是一种对处理能力日益增长的需求的应用程序。但 IEDM 上发表的其他研究表明，3D 硅和 2D半导体并不是唯一能让神经网络保持正常运转的东西。
3D芯片堆叠
通过堆叠芯片（在本例中称为小芯片Chiplet）来增加可以挤入给定区域的晶体管数量，这既是硅的现在，也是未来。一般来说，制造商正在努力增加芯片之间的垂直连接的密度。但也有一些并发症。
一是改变了芯片互连子集的布局。从 2024 年末开始，芯片制造商将开始在硅下方构建电力传输互连，而将数据互连留在上方。这种被称为“背面供电”的方案会带来芯片公司正在研究的各种后果。
看来英特尔将在本届的IEDM讨论背面电源对 3D 设备的影响。IMEC 将研究称为系统技术协同优化（STCO）的 3D 芯片设计理念的影响。（这个想法是，未来的处理器将被分解为基本功能，每个功能都将位于其自己的小芯片上，这些小芯片将采用适合该工作的完美技术制成，然后这些小芯片将被重新组装成一个系统使用 3D 堆叠和其他先进封装技术。）同时，台积电将解决 3D 芯片堆叠中长期存在的问题——如何从组合芯片中排出热量。
顾名思义，所谓3D芯片堆叠，是将一个完整的计算机芯片（例如 DRAM）放置在另一个芯片（CPU）之上。结果，电路板上原本相距几厘米的两个芯片现在相距不到一毫米。这降低了功耗（通过铜线传输数据是一件很麻烦的事情），并且还大大提高了带宽。
IEEE也表示，当前每一代处理器的性能都需要比上一代更好，从最基本的角度来说，这意味着将更多的逻辑集成到硅片上。但存在两个问题：一是我们缩小晶体管及其组成的逻辑和存储块的能力正在放缓。另一个是芯片已经达到了尺寸极限，因为光刻工具只能在约 850 平方毫米的区域上形成图案。
为了解决这些问题，几年来，片上系统开发人员已经开始将其更大的设计分解为更小的小芯片，并将它们在同一封装内连接在一起，以有效增加硅面积等优势。在 CPU 中，这些链接大多是所谓的 2.5D，其中小芯片彼此相邻设置，并使用短而密集地互连进行连接。既然大多数主要制造商已经就 2.5D 小芯片到小芯片通信标准达成一致，这种类型的集成的势头可能只会增长。
但要像在同一芯片上一样传输真正大量的数据，需要更短、更密集的连接，而这只能通过将一个芯片堆叠在另一个芯片上来实现。面对面连接两个芯片意味着每平方毫米要建立数千个连接。这也催生了3D芯片堆叠。
Synopsys在一篇博客文章中指出，堆叠芯片之间的数据传输通过集成在底部芯片中的 TSV 进行。这些 TSV 是垂直运行的物理柱，由铜等导电材料制成。将堆叠芯片粘合到单个封装中而不是 PCB 上的多个封装中，可将 I/O 密度提高 100 倍。采用最新技术，每比特传输能量可降低至 30 倍。
至于背面供电，按照IEEE所说，向数十亿个晶体管提供电流正迅速成为高性能 SoC 设计的主要瓶颈之一。随着晶体管不断变得越来越小，为晶体管提供电流的互连线必须排列得更紧密、更精细，这会增加电阻并消耗功率。这种情况不能再继续下去：如果电子进出芯片上的设备的方式没有发生重大变化，我们将晶体管制造得再小也无济于事。
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